San Jose (CA), Starnberg, 19. Dez. 2018 - Innovationen zur Förderung von offenen Standard-Schnittstellen und RISC-V CPUs; Architekturen für Core- bis Edge Computing...

Zum Hintergrund: Die Western Digital Corp. (WDC) kündigte auf dem RISC-V-Summit drei neue Open-Source-Lösungen an, die die internen RISC-V-Initiativen des Unternehmens und eines wachsenden RISC-V-Ökosystems unterstützen sollen. In seiner Keynote gab Martin Fink, CTO von Western Digital, die Pläne zur Einführung eines neuen Open-Source RISC-V-Cores, einer Open-Standard-Initiative für Cache-kohärenten Speicher über ein Netzwerk sowie einen RISC-V-Befehlssatz-Simulator auf Open-Source-Basis, bekann. Diese sollen die Entwicklung neuer, speziell entwickelter Architekturen für Big-Data- und Fast-Data-Umgebungen beschleunigen.

Western Digital hat nach eigenen Angaben eine aktive Rolle darin übernommen, die Weiterentwicklung des RISC-V-Ökosystems zu unterstützen. Dazu gehören mehrere strategische Investitionen und Partnerschaften und das erklärte Ziel des Unternehmens, eine Milliarde Prozessorkerne des Unternehmens auf die RISC-V-Architektur umzustellen. WDC's SweRV Core soll laut Hersteller im ersten Quartal des Kalenderjahres 2019 verfügbar werden.

Die offene, skalierbare Befehlssatz-Architektur RISC-V ermöglicht eine Vielzahl an Big-Data- und Fast-Data-Anwendungen und -Workloads, die in Core-Rechenzentren sowie in ausgelagerten, entfernten und mobilen Systemen an der Edge immer mehr an Verbreitung gewinnen. Damit stellt sie eine Alternative zu den gegenwärtigen, standardmäßigen und universellen Rechnerarchitekturen dar. Mit RISC-V lassen sich Schnittstellen auf der Basis offener Standards nutzen, um spezialisierte Verarbeitungslösungen, speicherzentrierte Lösungen, besondere Massenspeicher-Anwendungen und flexible Interconnect-Applikationen möglich zu machen.

Western Digital plant, seinen RISC-V SweRV Core, der auf einem 2-way-superscalar design basiert, auf Open-Source-Basis verfügbar zu machen. Der RISC-V SweRV Core von Western Digital ist ein 32-Bit-Core mit neunstufiger Pipeline, der mehrere Instruktionen auf einmal laden und gleichzeitig ausführen kann, wodurch sich die Verarbeitungszeit der Programme verkürzt. Der kompakte In-Order-Core erreicht laut Hersteller eine Leistung von 4,9 CoreMarks/MHz (1).

Sein energieeffizientes Design lässt auf der Basis einer 28 mm CMOS-Prozesstechnologie Taktfrequenzen bis 1,8 GHz (1) zu. Das Unternehmen möchte demnach den SweRV Core auch in verschiedenen internen (embedded) Systemen verwenden, darunter Flash-Controller und SSDs. Es wird erwartet, dass das Anbieten des Cores auf Open-Source-Basis die Entwicklung neuer datenzentrierter Anwendungen, wie beispielsweise in den Bereichen IoT (Internet of Things), Secure Processing und industrielle Steuerungen, vorantreiben wird.

Abb. 1: RISC-V SweRV Core™ (Bildquelle: Western Digital Corp.)

OmniXtend™ von Western Digital ist ein neues offenes Konzept zur Bereitstellung von Cache-kohärentem Speicher über ein Ethernet-Netzwerk. Diese speicherzentrierte Systemarchitektur bietet Open-Standard-Schnittstellen für den Zugriff und das Teilen von Daten unter mehreren Prozessoren, Machine-Learning-Beschleunigern, GPUs, FPGAs und anderen Komponenten. Diese offene Lösung zum effizienten Anschließen von persistentem Speicher an Prozessoren bietet potenzielle Unterstützung für künftige, fortschrittliche Netzwerkstrukturen, die Rechen-, Massenspeicher-, Speicher- und I/O-Komponenten miteinander verbinden.

Das Unternehmen stellte außerdem seinen Open-Source-basierten SweRV Instruction Set Simulator (ISS)™ vor, der umfassende Testbench-Unterstützung für den Einsatz mit RISC-V-Cores bietet. Ein ISS ist ein Computerprogramm, das die Verarbeitung von Prozessorbefehlen simuliert. Der Simulator ermöglicht die Nachbildung externer Ereignisse (z. B. Störungen oder Busfehler) und stellt sicher, dass der RISC-V-Core ordnungsgemäß funktioniert. Das Unternehmen nutzte den SweRV ISS zum genauen Testen und Validieren des SweRV Cores, wobei mehr als 10 Milliarden Instruktionen ausgeführt wurden. Western Digital geht davon aus, dass sowohl der SweRV Core als auch der SweRV ISS dazu beitragen werden, den Umstieg der Industrie auf eine Open-Source-Befehlssatzarchitektur zu beschleunigen.

Kommentar Mario Morales, Program Vice President, Enabling Technologies and Semiconductors bei IDC: „Speeds, Feeds und Brute computing sind nicht mehr die Zauberformel für den Erfolg im Edge- und Endpoint-Computing. Je mehr Daten für die Echtzeit-Verarbeitung und -Entscheidungsfindung an die Edge verlagert werden, umso besser sind konfigurierbare Architekturen geeignet, um den Anforderungen umfangreicher und häufig dynamischer Applikations-Workloads gerecht zu werden, besonders wenn diese durch künstliche Intelligenz und das Internet of Things geprägt sind. Energieeffizienz, Konfigurierbarkeit und geringer Stromverbrauch werden zu entscheidenden Kenndaten von Edge- und Endpoint-Computing-Architekturen werden.“

Der SweRV ISS und die OmniXtend-Architektur von Western Digital stehen unter folgenden Websites zum Download verfügbar:

Link > OmniXtend

Link > SweRV ISS

(1) Geschätzte Performance auf der Basis interner Tests