San Jose (CA), Starnberg, 3. Juli 2017 – Technologie wendet sich an Consumer bis hin zu Rechenzentren. Soll anfänglich in einem 256-Gigabit-Chip eingesetzt werden…
Zum Hintergrund: Die Western Digital Corporation (WDC) gibt mit dem BiCS4 die erfolgreiche Entwicklung seiner nächsten Generation von 3D-NAND-Technologie bekannt. Der BiCS4 (BiC = Bits Cost Scalable) zeichnet sich durch 96 Layer vertikale Storagekapazität aus. Die Auslieferung von Mustern an OEM-Kunden ist laut WDC für das zweite Halbjahr 2017 geplant und der Produktionsbeginn soll 2018 erfolgen. BiCS4 wurde zusammen mit Western Digitals Technologie- und Fertigungspartner Toshiba Corporation entwickelt. Die Technologie wird anfänglich in einem 256-Gigabit-Chip eingesetzt und soll in der Folge in verschiedenen Kapazitäten ausgeliefert werden, darunter als 1 Terabit auf einem Chip.
Kommentar Dr. Siva Sivaram, Executive Vice President of Memory Technology bei Western Digital: „BiCS4 wird in Architekturen von 3-bits-per-cell und 4-bits-per-cell erhältlich sein. Sie enthält Technologie- und Fertigungsinnovationen, die unseren Kunden höchste 3D-NAND-Speicherkapazität, Leistung und Zuverlässigkeit zu einem attraktiven Preis bieten…“.
Das Unternehmen weist dabei auf seine Fertigungsanlagen in Japan hin, die in einem Joint Venture betrieben werden. Insbesondere bekräftigt das Unternehmen seine Erwartung, dass 2017 der Fertigungsoutput der 64-Layer 3D-NAND-Technologie BiCS3 mehr als 75 Prozent des gesamten 3D-NAND-Bit-Liefervolumens ausmachen wird.
Abb. 1 Bildquelle: Western Digital Corporation